分频器应该是verilog里最常用的一个模块了，原理也很简单，就是设置一个计数器，设置在计到指定的分频数的一半后反转输出波的电平，以实现指定数目的分频，以下是一个100,000分频的例子：（这个模块本来是用于将一个100mHz的晶振信号转化为周期为1ms的信号） module ms_clk(
咕咕咕了很久，终于想到要来写第二篇学习笔记了……这次的实验目的是使用DAC0832来产生自定义波形。 概述 首先是这次要用到的两个器件：DAC0832和TL084，通过由这两个器件组成的电路我们就可以达到将数字信号转换为模拟信号的目的，来看一下电路图： 图上标注为DAC0830，这两款芯片使用方式相
好久不见，我又回来开新坑了。老挖坑人了。 这学期开始接触数电了，感觉比模电好玩多了模电是什么废物玩意,而且因为数电极强的逻辑性以及又fpga这种可编程器件的存在，所以我觉得数电比模电更容易上手，而事实也是现在数电的发展远比模电强大。 闲话不多说，接下来我来介绍一下我设计的电子钟模块，它通过输入一个1
