分频器应该是verilog里最常用的一个模块了，原理也很简单，就是设置一个计数器，设置在计到指定的分频数的一半后反转输出波的电平，以实现指定数目的分频，以下是一个100,000分频的例子：（这个模块本来是用于将一个100mHz的晶振信号转化为周期为1ms的信号） module ms_clk(
突然发现好像很久没有写过博客了…… 正好最近在上微机课，稍微学了一点汇编，实验课做了个小程序，就正好来水一篇文章（ 代码和逻辑还是比较简单的，也加了很多注释，应该可以看懂我就不细讲了（ .486 DATA SEGMENT USE16 password DB 'B18020511$'
咕咕咕了很久，终于想到要来写第二篇学习笔记了……这次的实验目的是使用DAC0832来产生自定义波形。 概述 首先是这次要用到的两个器件：DAC0832和TL084，通过由这两个器件组成的电路我们就可以达到将数字信号转换为模拟信号的目的，来看一下电路图： 图上标注为DAC0830，这两款芯片使用方式相
2019年的电赛终于结束了，今年的电赛题目真的是神仙出题，对于我这种传统自控选手充满了恶意。但无奈与自己技术有限，最后我们队还是选择了电磁炮这道题。然后，我们从七夕节开始爆肝了四天三夜……打了四天三夜的炮 由于题目比较长，在这里我不在正文部分把题目放出来了，真的不是我懒得排版有需要的可以直接下载PD
好久不见，我又回来开新坑了。老挖坑人了。 这学期开始接触数电了，感觉比模电好玩多了模电是什么废物玩意,而且因为数电极强的逻辑性以及又fpga这种可编程器件的存在，所以我觉得数电比模电更容易上手，而事实也是现在数电的发展远比模电强大。 闲话不多说，接下来我来介绍一下我设计的电子钟模块，它通过输入一个1
其实严格来说这并不算是软件……（但是懒得弄新分类了） 这个插件的开发目的，就如插件名称所说，是要开发出一款插件来自动生成我的追番列表页面。(感觉自己又开了一片大坑） Sinon的追番列表 GitHub 更新日志 V1.2.1
由于我参加了自控方向的电赛，而我们省的电赛又是由Ti公司赞助的，所以在比赛是使用Ti公司的单片机会有得分加成，这就使得我需要重新再学习一种新的单片机，虽然刚开始的时候内心是拒绝的，但是后来当接触到了Ti之后，发现这个公司的IDE以及库函数比我原来开发stm32的那一套工具好用多了，于是也渐渐开始能接
感觉最近好像喜欢上开坑了……这次的目标是要做一个基于SQL的图形化学生管理系统，预期实现的目标至少包括学生的增删改查操作，以及成绩系统录入、排名等操作，还包括课程的管理，学分和绩点的计算等，主要目的是学习一下SQL与其他编程语言的联合编程，软件项目开发的过程，以及git、GitHub的基本操作。主要
就在今天，电赛测评结束的时候，我两周以来对电赛的各种准备也尘埃落定（不过感觉自己比较划水）。虽然最后结果并没有那么符合我的预期，不过在做这个算是我人生中的第一个电赛项目的时候，我还是学到了很多东西，也同时把高中做机器人时遇到的一些想法等重新回顾了一下。 首先先晒一下我们的成品，比较丑，不要太在意细节
