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Verillog学习笔记——电子钟

好久不见,我又回来开新坑了。没错我就是那个一直挖坑还一直不填的Sinon 这学期开始接触数电了,感觉比模电好玩多了模电是什么废物玩意,而且因为数电极强的逻辑性以及又fpga这种可编程器件的存在,所以我觉得数电比模电更容易上手,而事实也是现在数电的发展远比模电强大。 闲话不多说,接下来我来介绍一下我设计的电子钟模块,它通过输入一个1Hz的时钟信号来达到计秒的功能,并且具有校准时、分、秒以及清零的功能。具体的实现方法是在内部设置了两套存储器,一套用于存储时钟信号计算的秒数,另一套用于存储用户自定义的校准时间,然后将两套存储相加即可输出最后的时分秒信号。 原理非常简单,算是我学习Verillog以来做的第一个模块了吧,接下来贴出代码: module clock( input clk,h_ad,m_ad,s_ad,res, output reg[5:0]h, [...]

发布者 | 2019-09-24T21:44:39+08:00 九月 24th, 2019|verillog, 学习笔记|0条评论

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坚强大概——并不是指的的结果,而是迈向某个目标的过程吧。

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